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Cadence HDL
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版 主:linelayout
楼 主
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主 题:在hdl原理图中,如果信号中含有“[” “]”等符号在导出网表的时候会出错
在hdl原理图中,如果信号中含有“[” “]”等符号在导出网表的时候会出错,按如下图操作,去掉 multi-format vector前面的勾,就行了。
[此贴子已经被huradda于2009-11-23 12:53:23编辑过]
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2009/11/23 12:52:27
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Re:在hdl原理图中,如果信号中含有“[” “]”等符号在导出网表的时候会出错
·网名:cold10
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2013/8/8 16:50:11
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Re:在hdl原理图中,如果信号中含有“[” “]”等符号在导出网表的时候会出错
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打开HDL原理图报这个错
=========================================
解决方法:删掉page1_csb.1ck (在worklib\项目名\sch_1目录下)
[此贴子已经被pcblayout于2019/6/26 18:07:15编辑过]
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2019/6/26 18:04:41
回 复:在hdl原理图中,如果信号中含有“[” “]”等符号在导出网表的时候会出错
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